image/svg+xml
enable
mode(0)
shChnIn
cyChnOut
shChnOut
cyChnIn
muxDOut
fDOut
muxDIn(0)
muxDIn(1)
muxSel
fDIn
mode(1)
dIn(0)
dIn(1)
dIn(2)
dIn(3)
regDOut
regDIn
regEn
regSet
clk
regReset
enable
mode(0)
shChnIn
cyChnOut
shChnOut
cyChnIn
muxDOut
fDOut
muxDIn(0)
muxDIn(1)
muxSel
fDIn
mode(1)
dIn(0)
dIn(1)
dIn(2)
dIn(3)
regDOut
regDIn
regEn
regSet
clk
regReset
enable
mode(0)
shChnIn
cyChnOut
shChnOut
cyChnIn
muxDOut
fDOut
muxDIn(0)
muxDIn(1)
muxSel
fDIn
mode(1)
dIn(0)
dIn(1)
dIn(2)
dIn(3)
regDOut
regDIn
regEn
regSet
clk
regReset
enable
mode(0)
shChnIn
cyChnOut
shChnOut
cyChnIn
muxDOut
fDOut
muxDIn(0)
muxDIn(1)
muxSel
fDIn
mode(1)
dIn(0)
dIn(1)
dIn(2)
dIn(3)
regDOut
regDIn
regEn
regSet
clk